Verilog

Verilog es un lenguaje de descripción de hardware con una sintaxis parecida a C, muy usado para diseñar y verificar circuitos digitales, procesadores y FPGAs. Su variante SystemVerilog amplía la verificación. Junto a VHDL, domina el diseño electrónico.

• Creado por Phil Moorby & Prabhu Goel
• Año 1984
• Paradigma: Descripción de hardware · concurrente
• Extensiones: .v, .sv

Para qué se usa

• Diseño de chips
• FPGA
• Verificación de hardware

A favor

• Sintaxis tipo C
• Estándar en la industria
• SystemVerilog potente

En contra

• Conceptos no intuitivos
• Solo hardware
• Depuración compleja

Ecosistema

• Icarus Verilog
• Verilator
• SystemVerilog
• ModelSim

Ejemplo

module hola;
  initial begin
    $display("¡Hola, mundo!");
  end
endmodule